爱游戏-FPGA时钟约束时钟余量超差解决方法

FPGA时钟束缚时钟余量超差解决方式 时候：2024-12-19 18:25:13 手机看文章

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在设计FPGA项目标时辰，对时钟进行束缚，可是由于算法或硬件的缘由，都使得时钟束缚呈现超差现象，接下来首要就是解决时钟超差问题，首要方式有以下几点。

第一：换一个速度更快点的芯片，altera公司的cyclone系列FPGA，有6,7,8速度品级的，8的最慢，6的最快，或cyclone系统4,5更快的芯片，固然了本钱会增添些的。

第二：尽可能避免在FPGA中做乘法和除法的运算，除非这个FPGA有硬件乘法器。我利用的这个FPGA没有硬件乘法器，我就尽可能操纵左移或右移来做乘法和除法运算。

第三：从头分派一下IO管脚，如许在结构布线的时辰，会提高必然水平的时钟余量。下图是调剂IO分派今后，时钟余量提高了0.2ns。

第四：就是看看超差的阿谁线路，增添一些中心寄放器，或利用流水线手艺，就是将组合逻辑和时序逻辑分隔，年夜的时序逻辑，尽可能优化成由良多小的时序逻辑构成一个年夜的时序逻辑。或更该法式代码，更该算法。到这一步就是没有法子的法子了。

第五：有些时辰在法式中插手一些和项目不相干的代码，也能够提高正常法式的时钟束缚余量，估量是不相干代码挤占了一些逻辑单位，使得正常法式在结构布线的时辰，选择了其他路径吧。这个法子不固定，瞎猫碰死耗子的工作。

首要就是这几种方式了，起首要选好芯片，这是最主要的，否则为了省本钱，最后发现芯片速度不敷，很烦人的。

最后提一下有些网友提到FPGA发烧利害的现象，看看你在项目中是否是将unused pin 接地了，如许芯片会发烧，最好将unused pin 微上拉，或设置为输入便可。

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